Senior Layout Engineer (m/w/x)

Last Mile Semiconductor

Die Last Mile Semiconductor GmbH, ein Dresdner Deep-Tech-Start-Up, entwickelt die nächste Generation energieeffizienter Wireless Connectivity Lösungen auf Basis des neuen Standards DECT NR+. Als Pionier im Bereich ultra-low power RFICs und SoCs gestalten wir die Zukunft von IoT, Industry 4.0 und Massive Machine-Type Communication (mMTC). Unsere Chips basieren auf modernen CMOS- und FD-SOI-Technologien und werden für skalierbare, robuste und kosteneffiziente Anwendungen weltweit eingesetzt. Zur Verstärkung unseres Teams suchen wir eine erfahrene Persönlichkeit im Bereich IC Layout, die maßgeblich zum Erfolg unserer Tape-outs beiträgt.

Deine Rolle

Als Senior Layout Engineer bist du verantwortlich für das physikalische Design hochintegrierter RF- und Mixed-Signal ICs – von der ersten Floorplan-Idee bis zum erfolgreichen Tape-out. Du arbeitest eng mit unseren RFIC-, Analog-, Digital- und System-Teams zusammen und bringst dein Know-how in komplexe Layout-Herausforderungen ein.

Deine Aufgaben

Eigenverantwortlicher Entwurf von IC Layouts für RF-, Analog- und Mixed-Signal-Blöcke
Umsetzung von High-Performance Layout-Techniken (Matching, Symmetrie, Shielding, Parasitics Control)
Erstellung von Floorplans und Block-Level Layouts für komplexe SoCs
Durchführung von Layout-Verifikation (DRC, LVS, ERC)
Aufsetzen und Bedienen erweiterter Layout-Tools (Parasitic Extraction, Electromigration and IR drop)
Enge Zusammenarbeit mit Design Engineers zur Optimierung von Performance und Yield
Analyse und Debugging von Layout-bezogenen Problemen während der Verifikations- und Bring-up-Phase
Unterstützung von Tape-out-Aktivitäten
Mitarbeit bei der Weiterentwicklung von Layout-Guidelines und Methodiken
Dokumentation und Know-how-Transfer innerhalb des Teams

Technologien & Standards

RFIC Design & Layout
Mixed-Signal IC Design
CMOS / FD-SOI Technologien (22FDX)
DECT NR+ Wireless Standard
EDA Tools: Cadence Virtuoso, Calibre (DRC/LVS/PEX), Assura
Parasitic Extraction & EM Awareness
Analog Layout Techniques: Matching, Common-Centroid, Guard Rings
Low-Power Design & Ultra-Low-Power Architectures
Tape-out Flow & Foundry Interfaces

Dein Profil

Abgeschlossenes Studium in Elektrotechnik, Mikroelektronik oder vergleichbar
Mehrjährige Erfahrung im IC Layout (Analog / RF / Mixed-Signal) – idealerweise im industriellen Umfeld
Tiefes Verständnis von:

Layout-Parasitics und deren Einfluss auf Performance
Matching-Strategien und Layout-Optimierung
Substrate Noise, Crosstalk, EM Effekten

Sicherer Umgang mit Cadence Layout Tools und Verifikationsflows
Erfahrung mit Fortschrittlichen Technologieknoten (CMOS / FD-SOI) von Vorteil
Strukturierte, präzise und qualitätsorientierte Arbeitsweise
Teamfähigkeit und Kommunikationsstärke in interdisziplinären Teams
Gute Englischkenntnisse (Deutsch von Vorteil)

Wir bieten:

Gestaltungsfreiheit & Verantwortung

Viel Gestaltungsspielraum und echte Ownership statt Micromanagement
Kurze Entscheidungswege und direkter Einfluss auf strategische Entscheidungen
Sichtbarer Beitrag zum Erfolg unseres Produkts und Unternehmens
Die Möglichkeit, eine Schlüsselrolle in einem wachsenden Deep-Tech-Unternehmen einzunehmen
Mitarbeit an einer Technologie, die die Zukunft drahtloser Kommunikation verändern kann

Benefits

Arbeitgeberzuschuss zum Deutschlandticket bzw. DVB-Jobticket in Höhe von 55,10 € monatlich
Alternativ Arbeitgeberzuschuss zum JobRad in Höhe von 54,90 € monatlich
unbegrenzte kostenlose Fitnessstudionutzung direkt im Gebäude
Altersvorsorge und Berufsunfähigkeitsversicherung mit Zuschüssen zwischen 100 und 200 € monatlich

Flexibilität & Arbeitsumgebung

Flexible Arbeitszeiten mit Kernarbeitszeit von 10:00 bis 15:00 Uhr
Hybrides Arbeiten mit hoher Flexibilität
Moderne Hardware und professionelle Arbeitsmittel
Helle, moderne Büroräume in zentraler Lage in Dresden
Ergonomisch ausgestattete Arbeitsplätze

Team & Kultur

Ein internationales Team mit flachen Hierarchien und kurzen Kommunikationswegen
Direkter Austausch mit Geschäftsführung und technischen Entscheidungsträgern
Kolleginnen und Kollegen, die sich gegenseitig unterstützen und Wissen teilen
Gemeinsame Mittagspausen und regelmäßige Team-Events
Eine Unternehmenskultur, in der Eigeninitiative und neue Ideen ausdrücklich erwünscht sind

Skills zu dieser Stellenanzeige: DECT, NR+, 5G, IOT, Mikrocontroller, microcontroller, Hardware, smart, Startup, Elektrotechnik, VHDL, Verilog, ASIC, ASIC Engineer, Dresden, SoC, Semiconductor, Halbleiter, Chip, DECT NR+, FPGA, Smart Edge Connectivity, LM10XX, microelectronics, chip design, connectivity, Layout, Wireless, IC und Mikroelektronik

Wichtiger Hinweis Das ist eine Anzeige des Empfehlungsbund (EBND) über MINTbund.de. Weitere wichtige Informationen zur Anzeige finden Sie unter https://www.mintbund.de/jobs/297581/senior-layout-engineer-m-strich-w-strich-x-in-dresden